大学课程设计报告1　　本学期末我们进行了EDA实验，我们组做的是四路智能抢答器，不过本次实验与以往最大的不同是在熟练并掌握Verilog硬件描述语言的基础上，运用Quartus软件,对其进行波形以及下面是小编为大家整理的大学课程设计报告3篇,供大家参考。

大学课程设计报告1

　　本学期末我们进行了EDA实验，我们组做的是四路智能抢答器，不过本次实验与以往最大的不同是在熟练并掌握Verilog硬件描述语言的基础上，运用Quartus软件,对其进行波形以及功能的仿真。我们组抢答器的设计要求是：可容纳四组参赛者，每组设置一个抢答按钮供抢答者使用，电路具有第一抢答信号的鉴别和锁存功能，系统具有计分、倒计时和倒计时锁存等电路，输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮可以用如TA、TB表示;系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用如LEDA、LEDB、LEDC、LEDD表示，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。整个系统至少有三个主要模块：抢答鉴别模块、抢答计时模块、抢答计分模块。

　　实验的第一天我们组三个人就开始对抢答器的各部分源程序进行调试，由于刚开始对于quartus2软件用的不是很熟练，所以在第一天几乎上没有啥大的进展，一直都在改程序中的错误。在不停的重复的编译、改错。拿着EDA修改稿、资料书检查出错的地方，一边又一遍的校对分析其中的错误。

　　在实验中我们遇到了很多的问题。为了解决这些问题我和他们两个都在的想办法通过各种渠道寻找解决问题的方法。上网查资料、问同学、图书馆查资料、问老师、自己想办法，其实最有效的方法还是自己去想那样学到的东西才会更加的深刻记得时间也是最长的，他人的帮助当然是很好的，但只是暂时的要想真正的学到东西还是要靠自己去想办法。不能一有问题就希望要他人帮忙，一定自己先好好想想实在解决不了的再去问老师找同学。

　　由于在一开始的时候对quartus2软件的不熟悉耽误了很多的时间，在接下来的几天里遇到了不少的问题。刚开始的时候是源程序中的错误一直在那改，好不容易几个模块中的"错误都一个个排除了，但当把他们放到一起时问题就又出现了。于是又开始了检查修改，可是弄了好长时间也没有弄明白，最后找了一个在实验室的同学说是顶层文件有问题。于是晚上又找了些关于顶层文件资料还有课本上的例子。最后对步骤已经有了很熟练的掌握，很快就完成了程序编译、仿真、下载到最后的调试。

　　纸上谈来终觉浅，绝知此事要躬行。在这短暂的两周实验中深深的感觉到了自己要学的东西实在是太多了，自己知道的是多么的有限，由于自身专业知识的欠缺导致了这次实验不是进行的很顺利，通过这次实验暴露了我们自身的诸多的不足之处，我们会引以为鉴，在以后的生活中更应该努力的学习。

　　虽然实验仅仅进行了两个星期就匆匆的结束了，但在这两个星期中收获还是很多的。实验的目的是要把学过的东西拿出来用这一个星期的实验中不仅用了而且对于quartus2软件的使用也更加的得心应手，这次实验提高了我们的动手能力、理论联系实际的能力、发现问题分析问题解决问题的能力。实验只要你认真做了都是对自己能力一次很大的提高。

　　本次设计过程中得到我们老师的悉心指导。瓮老师多次询问设计进程，并为我们指点迷津，帮助我们理顺设计思路，精心点拨，时刻在帮助着我们去提高自己。瓮老师一丝不苟的作风，严谨求实的态度，踏踏实实的精神，不仅是我学习的楷模，并将积极影响我今后的学习和工作。在此诚挚地向瓮老师致谢。